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3nm制程芯片已經開始量產，2nm將于2025年試產，接下來的1nm將是納米時代的最后一個節點，為此，業界龍頭企業和機構都在摩拳擦掌。
作者：暢秋
2022年，半導體業進入了3nm制程量產階段，上半年，三星宣布量產3nm芯片，但客戶和產量很有限，下半年，臺積電也開始量產3nm芯片，但也只限于蘋果的一部分新手機處理器，與三星類似，臺積電也沒有在第一年實現大規模量產。3nm制程芯片產量如何，就要看三星和臺積電2023年升級版本的性能和良率表現了。
3nm量產如此艱難，接下來的2nm、1nm節點將更具挑戰性，特別是1nm，它達到了納米級制程節點的極限，再向前演進，就是埃（A，1nm=10A）了。因此，誰能做好1nm制程工藝的研發和量產，并在業界首先推出，將具有很強的象征意義。
按照IMEC（比利時微電子中心）規劃的發展路線圖，預計2028年可實現1nm制程工藝量產，2030年是A7（0.7nm），之后分別是A5、A3、A2制程。
不過，真正決定工藝密度的金屬柵極距指標變化沒有工藝數字那么大，甚至A7到A2制程工藝都是在16nm-12nm之間，密度可能沒太多提升。而且，到達1nm節點附近時，所產生的量子隧穿效應有可能讓傳統的半導體工藝失效。
此外，要實現1nm及以下制程工藝，晶體管架構也要改變，三星和臺積電分別在3nm、2nm節點放棄了FinFET，轉向GAAFET結構，而1nm之后，業界將普遍轉向CFET晶體管結構。不止晶體管，還有其它相關技術也要升級，例如布線、光刻機等，需要一系列技術突破才有可能實現。
新晶體管架構
三星3nm采用的晶體管架構是GAAFET，也被稱為Nanosheet，而1nm制程對晶體管架構提出了更高的要求。IMEC提出了Forksheet，在這種架構中，sheet由叉形柵極結構控制，在柵極圖案化之前，通過在PMOS和NMOS之間引入介電層來實現，這個介電層從物理上隔離了P柵溝槽和N柵溝槽，使得N-to-P間距比FinFET或Nanosheet更緊密。通過仿真，IMEC預計Forksheet具有理想的面積和性能微縮性，以及更低的寄生電容。
此外，3D“互補FET”（CFET）也是1nm制程的晶體管方案。CFET技術的一個顯著特征是與納米片拓撲結構具有很強的相似性。CFET的新穎之處在于PFET和NFET納米片的垂直放置。CFET拓撲利用了典型的CMOS邏輯應用，其中將公共輸入信號施加到NFET和PFET的柵極。
CFET架構需要特別注意PFET和NFET的形成。用于PFET源/漏極的SiGe外延生長用于在溝道中引入壓縮應變，以提高空穴遷移率，然后執行PFET柵極氧化物和金屬柵極沉積，隨后，NFET源極/漏極節點的外延Si生長，隨后的柵極氧化物和金屬柵極沉積必須遵守現有PFET器件施加的材料化學約束。
新材料工藝
在先進制程芯片的制造過程中，前道工序負責制造出相應結構的晶體管，而中間工序和后道工序則是將這些獨立的晶體管連接起來，從而實現相應的芯片功能和性能，這就需要用到各種半導體材料。
1nm制程需要新的晶體管架構支持，如Forksheet和CFET，它們對局部互連提出了更高的要求，相應地，后道工序需要采用新型材料（如釕（Ru）、鉬（Mo）等），還需要降低中間工序的接觸電阻。
對于后道工序而言，金屬線和通孔的電阻和電容仍然是最關鍵的參數，解決這個問題的一種方法是采用另一種金屬化結構，稱為“零通孔混合高度”。這種方案可以根據金屬線的應用需求，靈活地將電阻換成電容。
為了滿足新晶體管結構的要求，同時進一步緩解布線擁擠狀況，中間工序需要進一步創新，例如，在CFET中，需要為接觸柵極提供新的解決方案。此外，高縱橫比的通孔把各種構件互連起來，目前，這些構件已經擴展到三維（3D），但是，需要降低這些深通孔的寄生電阻，這可以通過引入先進的觸點來實現，例如使用釕。
過去，芯片制造多使用三維材料，近些年，在以臺積電和英特爾為代表的龍頭廠商引領下，二維（2D）材料逐漸進入主流行列。
2021年，臺積電與中國臺灣大學和美國麻省理工學院（MIT）合作，發現了二維材料結合半金屬鉍（Bi）能實現極低的電阻，接近量子極限，可以滿足1nm制程的需求。二維材料厚度可小于1nm，更逼近固態半導體材料厚度的極限，而半金屬鉍的特性，能消除與二維半導體接面的能量障礙，且沉積時，不會破壞二維材料的原子結構。這樣，通過僅1 ~3層原子厚度（小于1nm）的二維材料，電子從源極（source）走以二硫化鉬為材料的電子通道層，上方有柵極（gate）加電壓來控制，再從漏極（drain）流出，用鉍作為接觸電極，可以大幅降低電阻并提高傳輸電流，使得二維材料在1nm制程工藝實施過程中成為取代硅的新型半導體材料。
最近，悉尼新南威爾士大學材料與制造研究所（MMFI）的研究人員使用獨立式單晶鈦酸鍶（STO）膜制造了一系列透明場效應晶體管，其性能與當前的硅半導體場效應晶體管相當。該半導體材料工藝克服了硅在小型化方面的限制，同時展示了大規模制造2D場效應晶體管的潛力，克服了納米級硅半導體生產的挑戰，并提供了可靠的電容和有效的開關操作。
據研發人員介紹，這項工作的關鍵創新是，將傳統的3D散裝材料轉變為準2D形式，而不會降低其性能，這意味著它可以像樂高積木一樣與其它材料自由組裝，為各種新興和未被發現的應用創建高性能晶體管。
此外，在1nm制程芯片中，金屬互連帶來的焦耳熱效應是一個重要考量因素，這方面，IMEC提出了新的解決方案。1nm制程需要在后端最關鍵的層引入新的導體材料，如二元和三元金屬間化合物（Al或Ru化合物），其電阻率低于按比例尺寸的常規元素金屬（例如 Cu、Co、Mo 或 Ru）。IMEC通過實驗研究了鋁化物薄膜的電阻率，包括 AlNi、Al3Sc、AlCu 和 Al2Cu，在20nm 及以上厚度時，所有 PVD 沉積膜的電阻率與 Ru 或 Mo 相當或更低，28nm的AlCu和Al2Cu膜的最低電阻率為9.5 μΩcmCu，低于Cu。
臺積電引領1nm研發
在先進制程的研發和商業化方面，臺積電一直是行業先鋒，1nm自然不會例外。
如上文所述，臺積電、中國臺灣大學和MIT聯合研發的使用半金屬鉍作為二維材料的接觸電極，不僅降低了電阻，還增加了電流，從而大幅提升了能效。不過，該材料工藝還處于研發階段，未用于量產，為了使用半金屬鉍作為晶體管的接觸電極，不得不使用氦離子束 (HIB) 光刻系統并設計一種“簡單的沉積工藝”。這種工藝僅用于研發生產線，因此還沒有完全準備好進行大規模生產。
目前，臺積電的 1nm 制程節點仍處于探索階段，工廠正在嘗試各種選項，也不能保證未來量產時確定使用半金屬鉍。
目前，臺積電先進制程產線使用鎢互連晶體管，而英特爾使用鈷互連。兩者都有各自優點，并且都需要特定的設備和工具。
不久前，有消息傳出，臺積電在完成3nm制程工藝研發之后，已經于今年6月把該團隊轉向了未來的1.4nm工藝研發。
除了臺積電，三星和IBM也在進行1nm制程工藝的研發。
當下的集成電路，特別是處理器，晶體管是平放在硅表面上的，電流從一側流向另一側。2021年，IBM和三星公布了一種在芯片上垂直堆疊晶體管的設計方法，稱為垂直傳輸場效應晶體管 (VerTIcalTransport Field Effect Transistors，VTFET)。與常規設計相比，VTFET彼此垂直，電流垂直流動。該技術有望突破1nm制程工藝瓶頸。
IBM和三星表示，這種設計有兩個優點：首先，它可以繞過許多性能限制，將摩爾定律擴展到納米片技術之外，更重要的是，由于電流更大，該設計減少了能源消耗，估計VTFET將使處理器的速度比采用 FinFET 晶體管設計的芯片快兩倍或功耗降低 85%。
英特爾也于2021年表示，計劃在2024年之前跨越1nm，完成埃級芯片設計，據悉，英特爾將使用其新的“Intel?20A”制程節點和 RibbonFET 晶體管來實現這一目標。
光刻機成為關鍵
除了晶體管架構和材料工藝，要實現1nm制程芯片的量產，EUV光刻機依然是成功的關鍵。
作為全球唯一一家EUV光刻機供應商，ASML一直是臺積電、三星和英特爾關注的焦點。目前，ASML出貨的先進EUV光刻機是NXE:3400B、3400C和3600D，這幾款機型的數值孔徑（NA）均為0.33。其中，3600D在30mJ/cm2下的晶圓吞吐量達到160片，比3400C提高了18%，它將成為臺積電和三星3nm制程產線的主要設備。
據悉，IMEC和ASML合作的EUV設備研發工作正在進行，日本的?TEL也參與其中，預計測試設備有望在2023年初完成。
ASML還公布了未來三代光刻機的研發計劃，三款機型的型號分別是NEXT:5000、EXE:5000 和EXE:5200。從EXE:5000開始，數值孔徑提高到了0.55。
與0.33NA相比，0.55NA設備在多方面都有很大提升，包括更高的對比度，圖像曝光成本更低等，是未來發展的趨勢。
現在，用于生產5nm/7nm制程芯片的光刻機設備零件數量超過10萬個，運輸時需要40個貨柜，據悉，制造1nm芯片的光刻機體積比3nm的多出一倍。由于光刻機擁有非常多的零件，需要高精度的裝配，導致光刻機從發貨到配置/培訓的整個流程需要兩年時間，這樣算來，預計0.55NA光刻機的大規模應用要到2025~2026年，樂觀估計，那時，業界開始試產1nm制程工藝了。
